Crea una máquina de estado finito (FSM), desde los requisitos que nos llegan, que pueden ser unos vagos enunciados en papel, hasta modelar lo que se busca en hardware, a través de una descripción con VHDL.

Aprende a diseñar una FSM con analogías a la teoría de sistemas digitales.

Para ello, seguiremos el proceso de diseño de un reloj digital con alarma, con énfasis en la máquina de estado.

Tras este curso podrás responder a las siguientes preguntas:

• ¿de dónde sale una FSM?
• ¿qué es un estado?
• ¿qué es una transición?
• ¿cómo se construye el diagrama de estados?
• ¿cuál es el código que describe una FSM en VHDL?

NOTA: Aunque en este curso se entrega el código de un reloj digital con alarma completamente funcional, el objetivo del curso no es explicar toda la lógica detrás del módulo, solamente se utiliza como ejemplo para derivar la FSM.

Contenido

En la Introducción veremos el producto final, un reloj digital con alarma funcional.

Después, comenzaremos con el Diseño de reloj, donde estableceremos los requisitos y seguiremos el proceso de diseño hasta obtener una máquina de estado finito y su código en VHDL.

Hasta allí tenemos la mitad del trabajo, falta agregar la lógica de la alarma, misma que desarrollamos en la sección Diseño de alarma.

Tras la práctica, hablamos sobre conceptos asociados al diseño de FSM, en la sección Teoría de FSM.

Finalmente, se resume todo lo hecho en una especie de resumen, en la ultima lección.